added resource sharing of $macc cells
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3e4b0cac8d
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@ -45,6 +45,9 @@ struct Macc
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if (SIZE(port.in_a) == 0 && SIZE(port.in_b) == 0)
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continue;
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if (SIZE(port.in_a) < SIZE(port.in_b))
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std::swap(port.in_a, port.in_b);
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if (SIZE(port.in_a) == 1 && SIZE(port.in_b) == 0 && !port.is_signed && !port.do_subtract) {
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bit_ports.append(port.in_a);
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continue;
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@ -224,6 +227,12 @@ struct Macc
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return true;
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}
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Macc(RTLIL::Cell *cell = nullptr)
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{
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if (cell != nullptr)
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from_cell(cell);
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}
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};
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YOSYS_NAMESPACE_END
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@ -22,6 +22,7 @@
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#include "kernel/sigtools.h"
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#include "kernel/modtools.h"
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#include "kernel/utils.h"
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#include "kernel/macc.h"
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USING_YOSYS_NAMESPACE
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PRIVATE_NAMESPACE_BEGIN
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@ -100,6 +101,243 @@ struct ShareWorker
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}
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// ---------------------------------------------------
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// Code for sharing and comparing MACC cells
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// ---------------------------------------------------
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static int bits_macc_port(const Macc::port_t &p, int width)
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{
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if (SIZE(p.in_a) == 0 || SIZE(p.in_b) == 0)
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||||
return std::min(std::max(SIZE(p.in_a), SIZE(p.in_b)), width);
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||||
return std::min(SIZE(p.in_a), width) * std::min(SIZE(p.in_b), width) / 2;
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}
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static int bits_macc(const Macc &m, int width)
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{
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int bits = SIZE(m.bit_ports);
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for (auto &p : m.ports)
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bits += bits_macc_port(p, width);
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return bits;
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}
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static int bits_macc(RTLIL::Cell *c)
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{
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Macc m(c);
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int width = SIZE(c->getPort("\\Y"));
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return bits_macc(m, width);
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}
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static bool cmp_macc_ports(const Macc::port_t &p1, const Macc::port_t &p2)
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{
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bool mul1 = SIZE(p1.in_a) && SIZE(p1.in_b);
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bool mul2 = SIZE(p2.in_a) && SIZE(p2.in_b);
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||||
int w1 = mul1 ? SIZE(p1.in_a) * SIZE(p1.in_b) : SIZE(p1.in_a) + SIZE(p1.in_b);
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||||
int w2 = mul2 ? SIZE(p2.in_a) * SIZE(p2.in_b) : SIZE(p2.in_a) + SIZE(p2.in_b);
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||||
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||||
if (mul1 != mul2)
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return mul1;
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if (w1 != w2)
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return w1 > w2;
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if (p1.is_signed != p2.is_signed)
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return p1.is_signed < p2.is_signed;
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if (p1.do_subtract != p2.do_subtract)
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return p1.do_subtract < p2.do_subtract;
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||||
if (p1.in_a != p2.in_a)
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return p1.in_a < p2.in_a;
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||||
if (p1.in_b != p2.in_b)
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return p1.in_b < p2.in_b;
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return false;
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}
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||||
int share_macc_ports(Macc::port_t &p1, Macc::port_t &p2, int w1, int w2,
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||||
RTLIL::SigSpec act = RTLIL::SigSpec(), Macc *supermacc = nullptr, std::set<RTLIL::Cell*> *supercell_aux = nullptr)
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||||
{
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||||
if (p1.do_subtract != p2.do_subtract)
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||||
return -1;
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||||
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||||
bool mul1 = SIZE(p1.in_a) && SIZE(p1.in_b);
|
||||
bool mul2 = SIZE(p2.in_a) && SIZE(p2.in_b);
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||||
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||||
if (mul1 != mul2)
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||||
return -1;
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||||
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||||
bool force_signed = false, force_not_signed = false;
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||||
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||||
if ((SIZE(p1.in_a) && SIZE(p1.in_a) < w1) || (SIZE(p1.in_b) && SIZE(p1.in_b) < w1)) {
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||||
if (p1.is_signed)
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||||
force_signed = true;
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||||
else
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||||
force_not_signed = true;
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}
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||||
if ((SIZE(p2.in_a) && SIZE(p2.in_a) < w2) || (SIZE(p2.in_b) && SIZE(p2.in_b) < w2)) {
|
||||
if (p2.is_signed)
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||||
force_signed = true;
|
||||
else
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||||
force_not_signed = true;
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||||
}
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||||
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||||
if (force_signed && force_not_signed)
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||||
return -1;
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||||
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||||
if (supermacc)
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||||
{
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||||
RTLIL::SigSpec sig_a1 = p1.in_a, sig_b1 = p1.in_b;
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||||
RTLIL::SigSpec sig_a2 = p2.in_a, sig_b2 = p2.in_b;
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||||
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||||
RTLIL::SigSpec sig_a = SIZE(sig_a1) > SIZE(sig_a2) ? sig_a1 : sig_a2;
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||||
RTLIL::SigSpec sig_b = SIZE(sig_b1) > SIZE(sig_b2) ? sig_b1 : sig_b2;
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||||
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||||
sig_a1.extend_u0(SIZE(sig_a), p1.is_signed);
|
||||
sig_b1.extend_u0(SIZE(sig_b), p1.is_signed);
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||||
|
||||
sig_a2.extend_u0(SIZE(sig_a), p2.is_signed);
|
||||
sig_b2.extend_u0(SIZE(sig_b), p2.is_signed);
|
||||
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||||
if (supercell_aux && SIZE(sig_a)) {
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||||
sig_a = module->addWire(NEW_ID, SIZE(sig_a));
|
||||
supercell_aux->insert(module->addMux(NEW_ID, sig_a2, sig_a1, act, sig_a));
|
||||
}
|
||||
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||||
if (supercell_aux && SIZE(sig_b)) {
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||||
sig_b = module->addWire(NEW_ID, SIZE(sig_b));
|
||||
supercell_aux->insert(module->addMux(NEW_ID, sig_b2, sig_b1, act, sig_b));
|
||||
}
|
||||
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||||
Macc::port_t p;
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||||
p.in_a = sig_a;
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||||
p.in_b = sig_b;
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||||
p.is_signed = force_signed;
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||||
p.do_subtract = p1.do_subtract;
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||||
supermacc->ports.push_back(p);
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||||
}
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||||
int score = 1000 + abs(SIZE(p1.in_a) - SIZE(p2.in_a)) * std::max(abs(SIZE(p1.in_b) - SIZE(p2.in_b)), 1);
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||||
for (int i = 0; i < std::min(SIZE(p1.in_a), SIZE(p2.in_a)); i++)
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||||
if (p1.in_a[i] == p2.in_a[i] && score > 0)
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score--;
|
||||
|
||||
for (int i = 0; i < std::min(SIZE(p1.in_b), SIZE(p2.in_b)); i++)
|
||||
if (p1.in_b[i] == p2.in_b[i] && score > 0)
|
||||
score--;
|
||||
|
||||
return score;
|
||||
}
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||||
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||||
int share_macc(RTLIL::Cell *c1, RTLIL::Cell *c2,
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||||
RTLIL::SigSpec act = RTLIL::SigSpec(), RTLIL::Cell *supercell = nullptr, std::set<RTLIL::Cell*> *supercell_aux = nullptr)
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||||
{
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||||
Macc m1(c1), m2(c2), supermacc;
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||||
int w1 = SIZE(c1->getPort("\\Y")), w2 = SIZE(c2->getPort("\\Y"));
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||||
int width = std::max(w1, w2);
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||||
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||||
m1.optimize(w1);
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||||
m2.optimize(w2);
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||||
|
||||
std::sort(m1.ports.begin(), m1.ports.end(), cmp_macc_ports);
|
||||
std::sort(m2.ports.begin(), m2.ports.end(), cmp_macc_ports);
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||||
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||||
std::set<int> m1_unmapped, m2_unmapped;
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||||
for (int i = 0; i < SIZE(m1.ports); i++)
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||||
m1_unmapped.insert(i);
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||||
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||||
for (int i = 0; i < SIZE(m2.ports); i++)
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||||
m2_unmapped.insert(i);
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||||
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||||
while (1)
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||||
{
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||||
int best_i = -1, best_j = -1, best_score = 0;
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||||
for (int i : m1_unmapped)
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||||
for (int j : m2_unmapped) {
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||||
int score = share_macc_ports(m1.ports[i], m2.ports[j], w1, w2);
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||||
log("[%s, %s] vs [%s, %s] -> %d\n", log_signal(m1.ports[i].in_a), log_signal(m1.ports[i].in_b), log_signal(m2.ports[j].in_a), log_signal(m2.ports[j].in_b), score);
|
||||
if (score >= 0 && (best_i < 0 || best_score > score))
|
||||
best_i = i, best_j = j, best_score = score;
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||||
}
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||||
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||||
if (best_i >= 0) {
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||||
m1_unmapped.erase(best_i);
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||||
m2_unmapped.erase(best_j);
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||||
share_macc_ports(m1.ports[best_i], m2.ports[best_j], w1, w2, act, &supermacc, supercell_aux);
|
||||
} else
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||||
break;
|
||||
}
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||||
for (int i : m1_unmapped)
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||||
{
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||||
RTLIL::SigSpec sig_a = m1.ports[i].in_a;
|
||||
RTLIL::SigSpec sig_b = m1.ports[i].in_b;
|
||||
|
||||
if (supercell_aux && SIZE(sig_a)) {
|
||||
sig_a = module->addWire(NEW_ID, SIZE(sig_a));
|
||||
supercell_aux->insert(module->addMux(NEW_ID, RTLIL::SigSpec(0, SIZE(sig_a)), m1.ports[i].in_a, act, sig_a));
|
||||
}
|
||||
|
||||
if (supercell_aux && SIZE(sig_b)) {
|
||||
sig_b = module->addWire(NEW_ID, SIZE(sig_b));
|
||||
supercell_aux->insert(module->addMux(NEW_ID, RTLIL::SigSpec(0, SIZE(sig_b)), m1.ports[i].in_b, act, sig_b));
|
||||
}
|
||||
|
||||
Macc::port_t p;
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||||
p.in_a = sig_a;
|
||||
p.in_b = sig_b;
|
||||
p.is_signed = m1.ports[i].is_signed;
|
||||
p.do_subtract = m1.ports[i].do_subtract;
|
||||
supermacc.ports.push_back(p);
|
||||
}
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||||
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||||
for (int i : m2_unmapped)
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||||
{
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||||
RTLIL::SigSpec sig_a = m2.ports[i].in_a;
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||||
RTLIL::SigSpec sig_b = m2.ports[i].in_b;
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||||
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||||
if (supercell_aux && SIZE(sig_a)) {
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||||
sig_a = module->addWire(NEW_ID, SIZE(sig_a));
|
||||
supercell_aux->insert(module->addMux(NEW_ID, m2.ports[i].in_a, RTLIL::SigSpec(0, SIZE(sig_a)), act, sig_a));
|
||||
}
|
||||
|
||||
if (supercell_aux && SIZE(sig_b)) {
|
||||
sig_b = module->addWire(NEW_ID, SIZE(sig_b));
|
||||
supercell_aux->insert(module->addMux(NEW_ID, m2.ports[i].in_b, RTLIL::SigSpec(0, SIZE(sig_b)), act, sig_b));
|
||||
}
|
||||
|
||||
Macc::port_t p;
|
||||
p.in_a = sig_a;
|
||||
p.in_b = sig_b;
|
||||
p.is_signed = m2.ports[i].is_signed;
|
||||
p.do_subtract = m2.ports[i].do_subtract;
|
||||
supermacc.ports.push_back(p);
|
||||
}
|
||||
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||||
if (supercell)
|
||||
{
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||||
RTLIL::SigSpec sig_y = module->addWire(NEW_ID, width);
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||||
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||||
supercell_aux->insert(module->addPos(NEW_ID, sig_y, c1->getPort("\\Y")));
|
||||
supercell_aux->insert(module->addPos(NEW_ID, sig_y, c2->getPort("\\Y")));
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||||
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||||
supercell->setParam("\\Y_WIDTH", width);
|
||||
supercell->setPort("\\Y", sig_y);
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||||
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||||
supermacc.optimize(width);
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||||
supermacc.to_cell(supercell);
|
||||
}
|
||||
|
||||
return bits_macc(supermacc, width);
|
||||
}
|
||||
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||||
|
||||
// ---------------------------------------------------
|
||||
// Find shareable cells and compatible groups of cells
|
||||
// ---------------------------------------------------
|
||||
|
|
@ -230,6 +468,14 @@ struct ShareWorker
|
|||
return true;
|
||||
}
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||||
|
||||
if (c1->type == "$macc")
|
||||
{
|
||||
if (!config.opt_aggressive)
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||||
if (share_macc(c1, c2) > 2 * std::min(bits_macc(c1), bits_macc(c2))) return false;
|
||||
|
||||
return true;
|
||||
}
|
||||
|
||||
for (auto &it : c1->parameters)
|
||||
if (c2->parameters.count(it.first) == 0 || c2->parameters.at(it.first) != it.second)
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||||
return false;
|
||||
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|
@ -423,8 +669,11 @@ struct ShareWorker
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|||
supercell->setPort("\\B", b);
|
||||
supercell->setPort("\\Y", y);
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||||
if (c1->type == "$alu") {
|
||||
supercell->setPort("\\CI", module->Mux(NEW_ID, c2->getPort("\\CI"), c1->getPort("\\CI"), act));
|
||||
supercell->setPort("\\BI", module->Mux(NEW_ID, c2->getPort("\\BI"), c1->getPort("\\BI"), act));
|
||||
RTLIL::Wire *ci = module->addWire(NEW_ID), *bi = module->addWire(NEW_ID);
|
||||
supercell_aux.insert(module->addMux(NEW_ID, c2->getPort("\\CI"), c1->getPort("\\CI"), act, ci));
|
||||
supercell_aux.insert(module->addMux(NEW_ID, c2->getPort("\\BI"), c1->getPort("\\BI"), act, bi));
|
||||
supercell->setPort("\\CI", ci);
|
||||
supercell->setPort("\\BI", bi);
|
||||
supercell->setPort("\\CO", co);
|
||||
supercell->setPort("\\X", x);
|
||||
}
|
||||
|
|
@ -443,6 +692,15 @@ struct ShareWorker
|
|||
return supercell;
|
||||
}
|
||||
|
||||
if (c1->type == "$macc")
|
||||
{
|
||||
RTLIL::Cell *supercell = module->addCell(NEW_ID, c1->type);
|
||||
supercell_aux.insert(supercell);
|
||||
share_macc(c1, c2, act, supercell, &supercell_aux);
|
||||
supercell->check();
|
||||
return supercell;
|
||||
}
|
||||
|
||||
if (c1->type == "$memrd")
|
||||
{
|
||||
RTLIL::Cell *supercell = module->addCell(NEW_ID, c1);
|
||||
|
|
@ -1154,7 +1412,7 @@ struct SharePass : public Pass {
|
|||
config.generic_cbin_ops.insert("$logic_or");
|
||||
|
||||
config.generic_other_ops.insert("$alu");
|
||||
// config.generic_other_ops.insert("$macc");
|
||||
config.generic_other_ops.insert("$macc");
|
||||
|
||||
log_header("Executing SHARE pass (SAT-based resource sharing).\n");
|
||||
|
||||
|
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