sw_apps:zynq_fsbl: Updated ps7 init files in misc folder with 2015.1
Updated ps7 init files in misc folder for zc702, zc706, zed, microzed boards - with 2015.1 Signed-off-by: Sarat Chand Savitala <saratcha@xilinx.com> Acked-by: Krishna Chaitanya Patakamuri <kpataka@xilinx.com>
This commit is contained in:
Sarat Chand Savitala
Nava kishore Manne
parent
2d7415c1da
commit
17e073acd8
8 changed files with 4176 additions and 2976 deletions
|
|
@ -345,121 +345,123 @@ unsigned long ps7_clock_init_data_3_0[] = {
|
|||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
|
||||
// .. CLKACT = 0x1
|
||||
// .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR = 0x5
|
||||
// .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// ..
|
||||
// .. .. START: TRACE CLOCK
|
||||
// .. .. FINISH: TRACE CLOCK
|
||||
// .. .. CLKACT = 0x1
|
||||
// .. .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR = 0x5
|
||||
// .. .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x1e
|
||||
// .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x1e
|
||||
// .. .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x14
|
||||
// .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x14
|
||||
// .. .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
|
||||
// .. CLK_621_TRUE = 0x1
|
||||
// .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// ..
|
||||
// .. .. CLK_621_TRUE = 0x1
|
||||
// .. .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
|
||||
// .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// ..
|
||||
// .. .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
|
||||
// .. FINISH: CLOCK CONTROL SLCR REGISTERS
|
||||
// .. START: THIS SHOULD BE BLANK
|
||||
|
|
@ -789,8 +791,14 @@ unsigned long ps7_ddr_init_data_3_0[] = {
|
|||
// .. .. reg_phy_idle_local_odt = 0x3
|
||||
// .. .. ==> 0XF8006048[17:16] = 0x00000003U
|
||||
// .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
|
||||
// .. .. reserved_reg_ddrc_rank0_wr_odt = 0x1
|
||||
// .. .. ==> 0XF8006048[5:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
|
||||
// .. .. reserved_reg_ddrc_rank0_rd_odt = 0x0
|
||||
// .. .. ==> 0XF8006048[2:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
|
||||
EMIT_MASKWRITE(0XF8006048, 0x0003F03FU ,0x0003C008U),
|
||||
// .. .. reg_phy_rd_cmd_to_data = 0x0
|
||||
// .. .. ==> 0XF8006050[3:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
|
||||
|
|
@ -1944,9 +1952,9 @@ unsigned long ps7_mio_init_data_3_0[] = {
|
|||
// .. REFIO_EN = 0x1
|
||||
// .. ==> 0XF8000B6C[9:9] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000200U VAL : 0x00000200U
|
||||
// .. reserved_REFIO_TEST = 0x3
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000003U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
|
||||
// .. reserved_REFIO_TEST = 0x0
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000000U
|
||||
// .. reserved_REFIO_PULLUP_EN = 0x0
|
||||
// .. ==> 0XF8000B6C[12:12] = 0x00000000U
|
||||
// .. ==> MASK : 0x00001000U VAL : 0x00000000U
|
||||
|
|
@ -1957,7 +1965,7 @@ unsigned long ps7_mio_init_data_3_0[] = {
|
|||
// .. ==> 0XF8000B6C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U),
|
||||
// .. .. START: ASSERT RESET
|
||||
// .. .. RESET = 1
|
||||
// .. .. ==> 0XF8000B70[0:0] = 0x00000001U
|
||||
|
|
@ -3708,6 +3716,29 @@ unsigned long ps7_peripherals_init_data_3_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
|
||||
// .. FINISH: UART REGISTERS
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: QSPI REGISTERS
|
||||
// .. Holdb_dr = 1
|
||||
// .. ==> 0XE000D000[19:19] = 0x00000001U
|
||||
|
|
@ -4050,6 +4081,29 @@ unsigned long ps7_post_config_3_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
|
||||
// .. FINISH: ENABLING LEVEL SHIFTER
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: FPGA RESETS TO 0
|
||||
// .. reserved_3 = 0
|
||||
// .. ==> 0XF8000240[31:25] = 0x00000000U
|
||||
|
|
@ -4482,121 +4536,123 @@ unsigned long ps7_clock_init_data_2_0[] = {
|
|||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
|
||||
// .. CLKACT = 0x1
|
||||
// .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR = 0x5
|
||||
// .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// ..
|
||||
// .. .. START: TRACE CLOCK
|
||||
// .. .. FINISH: TRACE CLOCK
|
||||
// .. .. CLKACT = 0x1
|
||||
// .. .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR = 0x5
|
||||
// .. .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x1e
|
||||
// .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x1e
|
||||
// .. .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x14
|
||||
// .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x14
|
||||
// .. .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
|
||||
// .. CLK_621_TRUE = 0x1
|
||||
// .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// ..
|
||||
// .. .. CLK_621_TRUE = 0x1
|
||||
// .. .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
|
||||
// .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// ..
|
||||
// .. .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
|
||||
// .. FINISH: CLOCK CONTROL SLCR REGISTERS
|
||||
// .. START: THIS SHOULD BE BLANK
|
||||
|
|
@ -6239,9 +6295,9 @@ unsigned long ps7_mio_init_data_2_0[] = {
|
|||
// .. REFIO_EN = 0x1
|
||||
// .. ==> 0XF8000B6C[9:9] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000200U VAL : 0x00000200U
|
||||
// .. REFIO_TEST = 0x3
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000003U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
|
||||
// .. REFIO_TEST = 0x0
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000000U
|
||||
// .. REFIO_PULLUP_EN = 0x0
|
||||
// .. ==> 0XF8000B6C[12:12] = 0x00000000U
|
||||
// .. ==> MASK : 0x00001000U VAL : 0x00000000U
|
||||
|
|
@ -6252,7 +6308,7 @@ unsigned long ps7_mio_init_data_2_0[] = {
|
|||
// .. ==> 0XF8000B6C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U),
|
||||
// .. .. START: ASSERT RESET
|
||||
// .. .. RESET = 1
|
||||
// .. .. ==> 0XF8000B70[0:0] = 0x00000001U
|
||||
|
|
@ -8012,6 +8068,29 @@ unsigned long ps7_peripherals_init_data_2_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
|
||||
// .. FINISH: UART REGISTERS
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: QSPI REGISTERS
|
||||
// .. Holdb_dr = 1
|
||||
// .. ==> 0XE000D000[19:19] = 0x00000001U
|
||||
|
|
@ -8348,6 +8427,29 @@ unsigned long ps7_post_config_2_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
|
||||
// .. FINISH: ENABLING LEVEL SHIFTER
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: FPGA RESETS TO 0
|
||||
// .. reserved_3 = 0
|
||||
// .. ==> 0XF8000240[31:25] = 0x00000000U
|
||||
|
|
@ -8780,121 +8882,123 @@ unsigned long ps7_clock_init_data_1_0[] = {
|
|||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
|
||||
// .. CLKACT = 0x1
|
||||
// .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR = 0x5
|
||||
// .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// ..
|
||||
// .. .. START: TRACE CLOCK
|
||||
// .. .. FINISH: TRACE CLOCK
|
||||
// .. .. CLKACT = 0x1
|
||||
// .. .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR = 0x5
|
||||
// .. .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x1e
|
||||
// .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x1e
|
||||
// .. .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x14
|
||||
// .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x14
|
||||
// .. .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
|
||||
// .. CLK_621_TRUE = 0x1
|
||||
// .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// ..
|
||||
// .. .. CLK_621_TRUE = 0x1
|
||||
// .. .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
|
||||
// .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// ..
|
||||
// .. .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
|
||||
// .. FINISH: CLOCK CONTROL SLCR REGISTERS
|
||||
// .. START: THIS SHOULD BE BLANK
|
||||
|
|
@ -12243,6 +12347,29 @@ unsigned long ps7_peripherals_init_data_1_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
|
||||
// .. FINISH: UART REGISTERS
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: QSPI REGISTERS
|
||||
// .. Holdb_dr = 1
|
||||
// .. ==> 0XE000D000[19:19] = 0x00000001U
|
||||
|
|
@ -12579,6 +12706,29 @@ unsigned long ps7_post_config_1_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
|
||||
// .. FINISH: ENABLING LEVEL SHIFTER
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: FPGA RESETS TO 0
|
||||
// .. reserved_3 = 0
|
||||
// .. ==> 0XF8000240[31:25] = 0x00000000U
|
||||
|
|
|
|||
|
|
@ -336,121 +336,123 @@ unsigned long ps7_clock_init_data_3_0[] = {
|
|||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
|
||||
// .. CLKACT = 0x1
|
||||
// .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR = 0x5
|
||||
// .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// ..
|
||||
// .. .. START: TRACE CLOCK
|
||||
// .. .. FINISH: TRACE CLOCK
|
||||
// .. .. CLKACT = 0x1
|
||||
// .. .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR = 0x5
|
||||
// .. .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x1e
|
||||
// .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x1e
|
||||
// .. .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x14
|
||||
// .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x14
|
||||
// .. .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
|
||||
// .. CLK_621_TRUE = 0x1
|
||||
// .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// ..
|
||||
// .. .. CLK_621_TRUE = 0x1
|
||||
// .. .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
|
||||
// .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// ..
|
||||
// .. .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
|
||||
// .. FINISH: CLOCK CONTROL SLCR REGISTERS
|
||||
// .. START: THIS SHOULD BE BLANK
|
||||
|
|
@ -780,8 +782,14 @@ unsigned long ps7_ddr_init_data_3_0[] = {
|
|||
// .. .. reg_phy_idle_local_odt = 0x3
|
||||
// .. .. ==> 0XF8006048[17:16] = 0x00000003U
|
||||
// .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
|
||||
// .. .. reserved_reg_ddrc_rank0_wr_odt = 0x1
|
||||
// .. .. ==> 0XF8006048[5:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
|
||||
// .. .. reserved_reg_ddrc_rank0_rd_odt = 0x0
|
||||
// .. .. ==> 0XF8006048[2:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
|
||||
EMIT_MASKWRITE(0XF8006048, 0x0003F03FU ,0x0003C008U),
|
||||
// .. .. reg_phy_rd_cmd_to_data = 0x0
|
||||
// .. .. ==> 0XF8006050[3:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
|
||||
|
|
@ -1935,9 +1943,9 @@ unsigned long ps7_mio_init_data_3_0[] = {
|
|||
// .. REFIO_EN = 0x1
|
||||
// .. ==> 0XF8000B6C[9:9] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000200U VAL : 0x00000200U
|
||||
// .. reserved_REFIO_TEST = 0x3
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000003U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
|
||||
// .. reserved_REFIO_TEST = 0x0
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000000U
|
||||
// .. reserved_REFIO_PULLUP_EN = 0x0
|
||||
// .. ==> 0XF8000B6C[12:12] = 0x00000000U
|
||||
// .. ==> MASK : 0x00001000U VAL : 0x00000000U
|
||||
|
|
@ -1948,7 +1956,7 @@ unsigned long ps7_mio_init_data_3_0[] = {
|
|||
// .. ==> 0XF8000B6C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U),
|
||||
// .. .. START: ASSERT RESET
|
||||
// .. .. RESET = 1
|
||||
// .. .. ==> 0XF8000B70[0:0] = 0x00000001U
|
||||
|
|
@ -3699,6 +3707,29 @@ unsigned long ps7_peripherals_init_data_3_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
|
||||
// .. FINISH: UART REGISTERS
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: QSPI REGISTERS
|
||||
// .. Holdb_dr = 1
|
||||
// .. ==> 0XE000D000[19:19] = 0x00000001U
|
||||
|
|
@ -4041,6 +4072,29 @@ unsigned long ps7_post_config_3_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
|
||||
// .. FINISH: ENABLING LEVEL SHIFTER
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: FPGA RESETS TO 0
|
||||
// .. reserved_3 = 0
|
||||
// .. ==> 0XF8000240[31:25] = 0x00000000U
|
||||
|
|
@ -4473,121 +4527,123 @@ unsigned long ps7_clock_init_data_2_0[] = {
|
|||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
|
||||
// .. CLKACT = 0x1
|
||||
// .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR = 0x5
|
||||
// .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// ..
|
||||
// .. .. START: TRACE CLOCK
|
||||
// .. .. FINISH: TRACE CLOCK
|
||||
// .. .. CLKACT = 0x1
|
||||
// .. .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR = 0x5
|
||||
// .. .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x1e
|
||||
// .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x1e
|
||||
// .. .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x14
|
||||
// .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x14
|
||||
// .. .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
|
||||
// .. CLK_621_TRUE = 0x1
|
||||
// .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// ..
|
||||
// .. .. CLK_621_TRUE = 0x1
|
||||
// .. .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
|
||||
// .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// ..
|
||||
// .. .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
|
||||
// .. FINISH: CLOCK CONTROL SLCR REGISTERS
|
||||
// .. START: THIS SHOULD BE BLANK
|
||||
|
|
@ -6230,9 +6286,9 @@ unsigned long ps7_mio_init_data_2_0[] = {
|
|||
// .. REFIO_EN = 0x1
|
||||
// .. ==> 0XF8000B6C[9:9] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000200U VAL : 0x00000200U
|
||||
// .. REFIO_TEST = 0x3
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000003U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
|
||||
// .. REFIO_TEST = 0x0
|
||||
// .. ==> 0XF8000B6C[11:10] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000C00U VAL : 0x00000000U
|
||||
// .. REFIO_PULLUP_EN = 0x0
|
||||
// .. ==> 0XF8000B6C[12:12] = 0x00000000U
|
||||
// .. ==> MASK : 0x00001000U VAL : 0x00000000U
|
||||
|
|
@ -6243,7 +6299,7 @@ unsigned long ps7_mio_init_data_2_0[] = {
|
|||
// .. ==> 0XF8000B6C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
|
||||
EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U),
|
||||
// .. .. START: ASSERT RESET
|
||||
// .. .. RESET = 1
|
||||
// .. .. ==> 0XF8000B70[0:0] = 0x00000001U
|
||||
|
|
@ -8003,6 +8059,29 @@ unsigned long ps7_peripherals_init_data_2_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
|
||||
// .. FINISH: UART REGISTERS
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: QSPI REGISTERS
|
||||
// .. Holdb_dr = 1
|
||||
// .. ==> 0XE000D000[19:19] = 0x00000001U
|
||||
|
|
@ -8339,6 +8418,29 @@ unsigned long ps7_post_config_2_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
|
||||
// .. FINISH: ENABLING LEVEL SHIFTER
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: FPGA RESETS TO 0
|
||||
// .. reserved_3 = 0
|
||||
// .. ==> 0XF8000240[31:25] = 0x00000000U
|
||||
|
|
@ -8771,121 +8873,123 @@ unsigned long ps7_clock_init_data_1_0[] = {
|
|||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// ..
|
||||
EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
|
||||
// .. CLKACT = 0x1
|
||||
// .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR = 0x5
|
||||
// .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// ..
|
||||
// .. .. START: TRACE CLOCK
|
||||
// .. .. FINISH: TRACE CLOCK
|
||||
// .. .. CLKACT = 0x1
|
||||
// .. .. ==> 0XF8000168[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000168[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR = 0x5
|
||||
// .. .. ==> 0XF8000168[13:8] = 0x00000005U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000170[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000170[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000170[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0xa
|
||||
// .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000180[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0xa
|
||||
// .. .. ==> 0XF8000180[13:8] = 0x0000000AU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000180[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x1e
|
||||
// .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF8000190[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x1e
|
||||
// .. .. ==> 0XF8000190[13:8] = 0x0000001EU
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF8000190[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
|
||||
// .. SRCSEL = 0x0
|
||||
// .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. DIVISOR0 = 0x14
|
||||
// .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. DIVISOR1 = 0x1
|
||||
// .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// ..
|
||||
// .. .. SRCSEL = 0x0
|
||||
// .. .. ==> 0XF80001A0[5:4] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
|
||||
// .. .. DIVISOR0 = 0x14
|
||||
// .. .. ==> 0XF80001A0[13:8] = 0x00000014U
|
||||
// .. .. ==> MASK : 0x00003F00U VAL : 0x00001400U
|
||||
// .. .. DIVISOR1 = 0x1
|
||||
// .. .. ==> 0XF80001A0[25:20] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x03F00000U VAL : 0x00100000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
|
||||
// .. CLK_621_TRUE = 0x1
|
||||
// .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// ..
|
||||
// .. .. CLK_621_TRUE = 0x1
|
||||
// .. .. ==> 0XF80001C4[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
|
||||
// .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// ..
|
||||
// .. .. DMA_CPU_2XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[0:0] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
|
||||
// .. .. USB0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[2:2] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
|
||||
// .. .. USB1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[3:3] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
|
||||
// .. .. GEM0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[6:6] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
|
||||
// .. .. GEM1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[7:7] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
|
||||
// .. .. SDI0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[10:10] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
|
||||
// .. .. SDI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[11:11] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
|
||||
// .. .. SPI0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[14:14] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
|
||||
// .. .. SPI1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[15:15] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
|
||||
// .. .. CAN0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[16:16] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
|
||||
// .. .. CAN1_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[17:17] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
|
||||
// .. .. I2C0_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[18:18] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
|
||||
// .. .. I2C1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[19:19] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
|
||||
// .. .. UART0_CPU_1XCLKACT = 0x0
|
||||
// .. .. ==> 0XF800012C[20:20] = 0x00000000U
|
||||
// .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
|
||||
// .. .. UART1_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[21:21] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
|
||||
// .. .. GPIO_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[22:22] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
|
||||
// .. .. LQSPI_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[23:23] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
|
||||
// .. .. SMC_CPU_1XCLKACT = 0x1
|
||||
// .. .. ==> 0XF800012C[24:24] = 0x00000001U
|
||||
// .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
|
||||
// .. FINISH: CLOCK CONTROL SLCR REGISTERS
|
||||
// .. START: THIS SHOULD BE BLANK
|
||||
|
|
@ -12234,6 +12338,29 @@ unsigned long ps7_peripherals_init_data_1_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
|
||||
// .. FINISH: UART REGISTERS
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: QSPI REGISTERS
|
||||
// .. Holdb_dr = 1
|
||||
// .. ==> 0XE000D000[19:19] = 0x00000001U
|
||||
|
|
@ -12570,6 +12697,29 @@ unsigned long ps7_post_config_1_0[] = {
|
|||
// ..
|
||||
EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
|
||||
// .. FINISH: ENABLING LEVEL SHIFTER
|
||||
// .. START: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0XC5ACCE55
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0xC5ACCE55U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. START: TRACE CURRENT PORT SIZE
|
||||
// .. .. a = 2
|
||||
// .. .. ==> 0XF8803004[31:0] = 0x00000002U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000002U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803004, 0xFFFFFFFFU ,0x00000002U),
|
||||
// .. .. FINISH: TRACE CURRENT PORT SIZE
|
||||
// .. .. START: TRACE LOCK ACCESS REGISTER
|
||||
// .. .. a = 0X0
|
||||
// .. .. ==> 0XF8803FB0[31:0] = 0x00000000U
|
||||
// .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
|
||||
// .. ..
|
||||
EMIT_MASKWRITE(0XF8803FB0, 0xFFFFFFFFU ,0x00000000U),
|
||||
// .. .. FINISH: TRACE LOCK ACCESS REGISTER
|
||||
// .. FINISH: TPIU WIDTH IN CASE OF EMIO
|
||||
// .. START: FPGA RESETS TO 0
|
||||
// .. reserved_3 = 0
|
||||
// .. ==> 0XF8000240[31:25] = 0x00000000U
|
||||
|
|
|
|||
File diff suppressed because it is too large
Load diff
File diff suppressed because it is too large
Load diff
File diff suppressed because it is too large
Load diff
File diff suppressed because it is too large
Load diff
File diff suppressed because it is too large
Load diff
File diff suppressed because it is too large
Load diff
Loading…
Add table
Reference in a new issue